#81: Ein Jahr Hightech-Agenda, China verschärft Schutz für Chip-Design, KI-Speicher der Zukunft

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In der Folge vom 07.08.2026 (aufgezeichnet um 16:48) geht es um diese Themen: 

Ein Jahr Hightech Agenda Deutschland – Halbleiterstrategien in Europa nehmen Gestalt an

Die Hightech Agenda Deutschland ist ein Jahr alt. Ende Juli hat das Bundesforschungsministerium eine erste Bilanz veröffentlicht. Für die Mikroelektronik besonders relevant: Noch 2026 soll mit dem Aufbau eines neuen Kompetenzzentrums Chipdesign der erste Meilenstein der Halbleiter-Roadmap umgesetzt werden.

Auch andere europäische Länder treiben ihre Halbleiterstrategien voran. Großbritannien hat seine Prioritäten für Schlüsseltechnologien und die Zusammenarbeit zwischen Industrie und Politik vorgestellt. Tschechien setzt unter anderem auf eine stärkere Sichtbarkeit und Vernetzung seines Halbleiterökosystems. Der erste „Annual Catalogue of the Czech Semiconductor Industry“ bildet die nationale Wertschöpfungskette ab. Parallel baut das Czech Semiconductor Centre ein Netzwerk auf, das Unternehmen, Forschungseinrichtungen und Start-ups enger miteinander verbinden soll.

👉 Hightech Agenda Deutschland: Bilanz nach einem Jahr
👉 Halbleiter-Prioritäten in Großbritannien
👉 Annual Catalogue of the Czech Semiconductor Industry

China verschärft den Schutz von Chipdesigns

China überarbeitet erstmals seit 2001 den rechtlichen Schutz von Chipdesigns. Die neuen Regelungen sollen im Oktober 2026 in Kraft treten. Bei Verstößen drohen Bußgelder von bis zu 740.000 US-Dollar. Der Schritt ist Teil der breit angelegten chinesischen Halbleiterstrategie, mit der das Land seine technologische Eigenständigkeit stärken will.

Geschützt wird dabei insbesondere das konkrete Layout eines Chips, also die Anordnung der Schaltungen auf dem Silizium. Diese Layouts sind wirtschaftlich besonders wertvoll: Die Entwicklung kann dreistellige Millionenbeträge kosten, gleichzeitig lassen sich fertige Chips technisch analysieren und ihre Strukturen nachvollziehen. Neben Befehlssatzarchitekturen wie x86, Arm und RISC-V, IP-Blöcken sowie EDA-Software bildet der Layoutschutz deshalb eine eigene Ebene des geistigen Eigentums im Chipdesign.

Chinas Chipdesign-Sektor erzielte 2025 rund 116 Milliarden US-Dollar Umsatz und umfasst etwa 3.900 Designhäuser. 87 Prozent davon beschäftigen weniger als 100 Mitarbeitende. Zwei Drittel des Umsatzes entfallen auf Kommunikations- und Consumer-Chips, während Computer-Chips einen Anteil von 7,7 Prozent erreichen. Gleichzeitig entwickeln sich Unternehmen wie HiSilicon, Cambricon, Moore Threads, Biren, MetaX und Enflame weiter.

Mit den neuen Regeln müssen Antragsteller künftig genauer erklären, welche Teile eines Layouts eigenständig entwickelt wurden. Zudem kann künftig grundsätzlich jeder die Löschung einer Registrierung beantragen. Der Schutzbereich wird außerdem über klassische Halbleiter hinaus auf Layouts mit photonischen und quantenbezogenen Funktionen ausgeweitet. Für internationale Unternehmen verbessert sich damit einerseits der formale Rechtsrahmen, gleichzeitig steigen die Anforderungen an Dokumentation und Compliance.

👉 China verschärft Schutz für Chip-Designs

KI-Speicher der Zukunft: HBF und zHBM gegen die Memory Wall

Bei KI-Systemen wird zunehmend nicht allein die Rechenleistung zum Engpass. Entscheidend ist auch, wie schnell große Datenmengen zum Prozessor gelangen. Zwischen sehr schnellem, aber teurem High Bandwidth Memory und deutlich günstigeren, dafür langsameren NAND-Flash-Speichern besteht eine erhebliche Lücke. SK hynix und SanDisk sowie Samsung arbeiten an unterschiedlichen Ansätzen, diese sogenannte Memory Wall zu überwinden.

SK hynix und SanDisk entwickeln mit High Bandwidth Flash, kurz HBF, eine neue Speicherklasse. Dabei werden NAND-Chips gestapelt und über die Chiplet-Schnittstelle UCIe direkt an den Rechenchip angebunden. Vorgesehen sind bis zu 512 Gigabyte Kapazität pro Stapel und Bandbreiten von bis zu drei Terabyte pro Sekunde. Damit könnte HBF zwischen HBM und SSD eine neue Ebene in der Speicherhierarchie bilden. Besonders interessant ist der Ansatz für Anwendungen, bei denen große Mengen an Modellgewichten nahe am Beschleuniger vorgehalten werden müssen.

Samsung verfolgt mit zHBM einen anderen Weg. High Bandwidth Memory soll dabei nicht mehr neben, sondern direkt über dem Logikchip platziert werden. Hybrid Copper Bonding soll extrem kurze Verbindungen zwischen Rechen- und Speicherchip ermöglichen. Samsung nennt als Zielwerte unter anderem eine mehr als zehnfach höhere Speicherdichte gegenüber HBM5 und eine dreifache Energieeffizienz. Eine zentrale Herausforderung bleibt dabei die Kühlung des gestapelten Systems. Zusätzlich arbeitet Samsung an NAND-Speichern mit mehr als 400 Layern und Wafer-Bonding.

Kurzfristig dürften weder HBF noch zHBM den angespannten Speichermarkt entlasten. Erste HBF-Produkte sind für 2027 vorgesehen, eine breitere Nachfrage wird erst gegen Ende des Jahrzehnts erwartet. Mittelfristig könnte HBF jedoch Kapazitätsbedarf von DRAM auf NAND verlagern.

Für europäische Chipdesigner ist insbesondere die offene Architektur von HBF interessant. Die Technologie wird im Open Compute Project entwickelt und setzt auf UCIe. Dadurch können Speicher-Chiplets prinzipiell integriert werden, ohne selbst über eine DRAM-Fertigung zu verfügen. Gleichzeitig gewinnt Advanced Packaging an Bedeutung – ein Bereich, in dem Europa unter anderem mit der APECS-Pilotlinie über eigene Kompetenzen verfügt.

👉 Samsung Unveils Next-Gen 3D-Memory Vision at FMS 2026, Charting the Future of AI Infrastructure

👉 High Bandwidth Flash für extrem schnellen KI-Speicher ist fertig

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Kurz-News

IBM plant Pure-Play Quantum Foundry

Mit Anderon soll in Albany im US-Bundesstaat New York eine eigenständige Quanten-Foundry entstehen. IBM bringt dafür bestehende IP, Anlagen und Personal ein. Gefertigt werden soll auf 300-Millimeter-Wafern, zunächst für supraleitende Qubits und die dazugehörige Elektronik. Zu den vorgesehenen Prozessbausteinen gehören supraleitende Verdrahtungen, Through-Silicon Vias und Bumps.

Besonders relevant ist das Geschäftsmodell: Anderon soll als neutraler Fertiger auch für externe Quantenhardware-Anbieter arbeiten. Rund eine Milliarde US-Dollar sollen von IBM kommen, eine weitere Milliarde ist als vorgeschlagene Förderung über den US CHIPS Act vorgesehen. Diese befindet sich bislang allerdings lediglich im Stadium eines Letter of Intent. Auch externe Kunden wurden noch nicht öffentlich bekannt gegeben.

Anderon ist kein klassisches Greenfield-Projekt. IBM bringt seine bereits bestehende 300-Millimeter-Quantenwaferlinie im Albany NanoTech Complex ein. Damit geht es vor allem um den Ausbau und die organisatorische Verselbstständigung vorhandener Fertigungskapazitäten.

AI Gigafactories und NATO-Industriestrategie: Halbleiter bleiben eine offene Flanke

Die EuroHPC Joint Undertaking hat am 30. Juli 2026 die Ausschreibung für den Aufbau von bis zu sieben europäischen AI Gigafactories gestartet. KI-Prozessoren spielen darin eine zentrale Rolle, eine verpflichtende Nutzung europäischer Chips ist jedoch nicht vorgesehen. Konsortien sollen stattdessen darlegen, wie sie Abhängigkeiten von kritischen Technologien beherrschen und europäische Technologien nach Möglichkeit schrittweise integrieren.

Auch in der NATO-Strategie für Industriekooperationen vom 8. Juli 2026 werden Halbleiter nicht ausdrücklich als eigene kritische Ressource genannt. Gleichzeitig bestehen insbesondere bei GPUs, CPUs und Speicherchips weiterhin erhebliche Abhängigkeiten von Herstellern außerhalb Europas. Im Rahmen des Auswahlkriteriums zu EU-Mehrwert, strategischer Autonomie und technologischer Souveränität wird bei den AI Gigafactories zumindest positiv bewertet, wenn Konsortien europäische Technologien integrieren. Bei Foundational Chips, etwa Leistungshalbleitern, verfügen europäische Hersteller über relevante eigene Kompetenzen.

👉 Zur Ausschreibung für die europäischen AI Gigafactories
👉 Zur NATO-Strategie für Industriekooperationen

Neue Führung bei Fraunhofer IPMS und JENOPTIK

Prof. Dr. Wenke Weinreich übernimmt die Position der zweiten Institutsleiterin am Fraunhofer IPMS. Gleichzeitig tritt sie an der TU Dresden die Professur für Funktionalisierte Mikroelektronik für heterogene Systeme an. Sie ergänzt damit die Institutsleitung um Prof. Harald Schenk und folgt auf Prof. Hubert Lakner, der 2024 in den Ruhestand gegangen ist.

Auch bei JENOPTIK gibt es Veränderungen im Vorstand. Dr. Dominic Dorfner ist seit dem 1. August 2026 CEO des Unternehmens und folgt auf Dr. Stefan Traeger. Die neu geschaffene Position des CTO/COO übernimmt Dr. Ralf Kuschnereit, CFO bleibt Dr. Prisca Havranek-Kosicek. Dorfner war zuvor President und CEO von Semikron Danfoss und bringt Erfahrungen aus der Leistungselektronik, globalen Produktionsnetzwerken sowie einen wissenschaftlichen Hintergrund in Halbleiterphysik und Photonik mit.

👉 Zur neuen Institutsleitung am Fraunhofer IPMS
👉 Zur neuen Vorstandsstruktur bei JENOPTIK

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What’s next?

Am 10. August 2026 endet die Bewerbungsfrist für den zweiten ESMC Supplier Connection Day. Gesucht werden Unternehmen, die ESMC unter anderem bei Fab-Betriebsdienstleistungen, Montageunterstützung, Tool-Installation, Logistik, Lagerhaltung, Facility Management, Reinigung oder Standortsicherheit unterstützen können. Der Supplier Connection Day findet am 15. September 2026 in Dresden statt.

👉 Weitere Informationen zum ESMC Supplier Connection Day

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